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ADV7401
TIMING DIAGRAMS
SDA1/SDA2
SCLK1/SCLK2
t 3
t 6
t 1
t 5
t 3
t 2
t 7
t 4
t 8
Figure 3. I C Timing
2
LLC1
t 9
t 11
t 10
P2–P9, P12–P19,
t 12
P22–P29, VS, HS,
FIELD/DE,
SFL/SYNC_OUT
Figure 4. Pixel Port and Control SDR Output Timing (SD Core)
t 9
t 10
LLC1
t 13
t 14
P2–P9, P12–P19,
P22–P29
Figure 5. Pixel Port and Control SDR Output Timing (CP Core)
LLC1
t 16
t 15
t 18
t 17
P6–P9,
P12–P19
Figure 6. Pixel Port and Control DDR Output Timing (CP Core)
DCLK_IN
CONTROL
INPUTS
HS_IN
VS_IN
DE_IN
t 9
t 10
t 20
P0–P1, P10–P11,
P20–P21, P22–P29,
P31–P32, P33–P40
t 19
Figure 7. Digital Input Port and Control Input Timing
Rev. B | Page 12 of 20
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